用FPGA的Verilog语言如何做LED点阵显示? , FPGA驱动电路和软件中驱动的概念的疑惑?

input rst,clk;output [20:0]led;///基于verilog编写 reg[20:0]led;reg[25:0]i;always@(posedge clk or negedge rst)//50m的时钟，20ns的周期，要制造0.5s间隔 begin if(!rst)i<=25'd0;else if(i==25'd

5'b01000：从右到左每两个LED逐渐点亮5'b00100：从左到右一个LED跳跃式点 5'b00010：从右到左一个LED跳跃式点亮 module led (input wireClock,input wireRESET_N,input wireSWITCH1,input wireSWITCH2,input wireSWI

input clk,rst,en;output wei;output[7:0] shu,led;reg[7:0] shu_out,led_Out;reg[25:0] led_out;reg[3:0] display0;reg wei_out;initial led_out=0;always @(posedge clk)begin led_out=led_out+1;if

用状态机。。把要显示的灯的编码，作为状态的输出。在做个计数器。如；4个状态。s0,s1,s2,s3每个状态对应LED灯的编码0001.0010.0100,1000.根据计数，让机器，不断重复这四个状态

用FPGA的Verilog语言如何做LED点阵显示?

这要看是几位数码管，是开发板新烧录的程序，那就看看显示程序是不是循环扫描显示的。最好发个截图看一下是什么样。

begin // 顺序语句，到end止 if(buffer==26'd50000000) //判别buffer中的数值为25000000时，//做输出处理 begin led<=~led; // led反转一次。buffer<=0;end else begin buffer<=buffer+1; // 计数器buffer按位

如果只有一个显示不出来那个数字那就可能是那段连线的位选线连接或者位选数据有问题(位选没选上),如果确认都没问题那就是坏了.还有你那个不亮的也是看看驱动数据和硬件连接,要是也确定没问题,而且什么数据都不显示只能说明

先弄懂硬件电路原理，看数码管和单片机是怎么连接的，然后再看程序中你操作了哪些管脚。当然也有可能不进行任何操作数码管就会亮。

你这个代码.只会导致最后一个脚也就是6脚的led亮.其他的都不亮了..因为..显示led后面肯定还有其他代码.那些代码在运行的时候只有6脚的公共端选通了.因为前面的5个led都是只通电一下.很短时间..根本没用..要实现数码

没有看实际PCB图，不知道外部怎么接LED的，说几点怀疑，1，FPGA版本一样，检查FPGA管脚和开发板是否一致；2. 开发板和你PCB的LED是否不一样，你的LED共阳极还是共阴极的，是否分别接有下拉或者上拉电阻。不过你的灯时亮时

下了几个不同程序到fpga上,都是除了一个led不亮外,其它数码管,led全亮,神马情况啊

FPGA驱动DDR2，现在已经做的很成熟了，难点主要在两方面：phy时序的校准和控制（数据路径+DQS/DQ外部信号时序满足），控制器的命令效率优化。相对于SDRAM，DDR2支持更好的时钟速率，同时BL长度的增加也提高了读写带宽。硬件上

FPGA从事的工作主要分为硬件部分和软件部分：硬件工程师主要根据FPGA的数据手册分析其内部构架，工作环境及相关驱动条件来构造硬件平台，需具备良好的英语水平，深厚的模电数电功底，电路与系统、信号完整性及EMC相关知识，和精通

单片机设计属软件范畴；它的硬件（单片机芯片）是固定的，通过软件编程语言描述软件指令在硬件芯片上的执行。FPGA设计属硬件范畴，它的硬件（FPGA）是可编程的，是一个通过硬件描述语言在FPGA芯片上自定义集成电路的过程。

FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连

1、硬件层面的不同。在硬件层面，DSP是ASIC，如同CPU GPU一样，适宜于量产降低成本，缺点是（硬件）设计一旦确定，便不易于修改。而FPGA较灵活，可以通过硬件描述语言进行快速设计和改进，但成本较高，传统上讲用于ASIC的proto

FPGA驱动电路和软件中驱动的概念的疑惑?

1、看看程序对不对 2、看看管脚分配了没有 3、通过Assigenments->Device菜单 把unused管脚全部设置为输入高阻 4、如果是sof文件要用JTAG口烧（重新上电就没拉），如果是pof文件用AS口烧（烧完后拔了烧写线重新上电）

if(cnt>7)这个有什么用，cnt最大到7。仿真的话要赋初值，但写入器件的话就不需要了

没有看实际PCB图，不知道外部怎么接LED的，说几点怀疑，1，FPGA版本一样，检查FPGA管脚和开发板是否一致；2. 开发板和你PCB的LED是否不一样，你的LED共阳极还是共阴极的，是否分别接有下拉或者上拉电阻。不过你的灯时亮时

板子还可以，你可以看一下电路图，8X8点阵、数码管与8个 LED灯是不是通过跳冒连接的，如果是的话可以通过 插拔跳冒线断开他们之间的连接，至于两外一个灯可以不用考虑。我的板子系统正常运行有几个灯是做显示用的，不用

begin // 顺序语句，到end止 if(buffer==26'd50000000) //判别buffer中的数值为25000000时，//做输出处理 begin led<=~led; // led反转一次。buffer<=0;end else begin buffer<=buffer+1; // 计数器buffer按位

FPGA控制一个LED灯闪烁,在开发板中,程序是好使的。但是在我板子中,LED灯不闪。但单独写1亮0不亮

module ceshi2(clk,rst,led); //记得改变模块名，跟你的工程名相同 input rst,clk; output [20:0]led; //////////////////////基于verilog编写 reg[20:0]led; reg[25:0]i; always@(posedge clk or negedge rst)//50m的时钟，20ns的周期，要制造0.5s间隔 begin if(!rst) i<=25'd0; else if(i==25'd24999999) //0.5s间隔变换，记数25000000个周期 i<=25'd0; else i<=i+1'b1; end always@(posedge clk or negedge rst) //控制灯的闪烁 begin if(!rst) led<=20'b1111_1111_1111_1111_1111; else if(i==25'd24999999) led<=~led; else led<=led; end endmodule
板子还可以，你可以看一下电路图，8X8点阵、数码管与8个 LED灯是不是通过跳冒连接的，如果是的话可以通过 插拔跳冒线断开他们之间的连接，至于两外一个灯可以不用考虑。我的板子系统正常运行有几个灯是做显示用的，不用考虑
整个设计分为三个部分： 底层接口驱动， 上层接口， 图像处理。 底层接口驱动：这个是参照LED整列的驱动芯片的datasheet来做，在底层你所需要了解的是驱动芯片的接口，对应管脚的功能，然后LED驱动芯片的指令和数据传输的时序。这个是接口，整个设计都是在这个基础上建立的，首先底层控制要做好。 上层接口：你发挥的空间来了，上层接口是连接图像和底层的桥梁。在这一层你要给图像处理留出一定量的控制信号~~图像层不了解底层接口驱动，他只管按照一副特定的图像发数据去刷新LED，但是他发的东西根本没有时序和指令的概念
FPGA是一种门电路阵列，里面有相当多的与非门，编译装置会根据你所设计的图纸生成熔丝文件，硬件在一定的编程脉冲驱动下，会根据熔丝文件自动配置与非门，最终实现你所要的逻辑效果。
没有看实际PCB图，不知道外部怎么接LED的，说几点怀疑，1，FPGA版本一样，检查FPGA管脚和开发板是否一致；2. 开发板和你PCB的LED是否不一样，你的LED共阳极还是共阴极的，是否分别接有下拉或者上拉电阻。不过你的灯时亮时不亮，那管脚可能是对的，可以量下LED另外一端的电源是否达到了要求，和开发板比较下吧，怀疑供电有问题，或者把上拉电阻改小看看。
always@(posedge clk) begin // 顺序语句，到end止 if(buffer==26'd50000000) //判别buffer中的数值为25000000时， //做输出处理 begin led<=~led; // led反转一次。 buffer<=0; end else begin buffer<=buffer+1; // 计数器buffer按位加1 end end 原先你的buffer赋值，优先级我认为是有问题的？
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY seg70 IS PORT ( clk : IN std_logic; --clk 50MHZ rst : IN std_logic; --REST dataout : OUT std_logic_vector(7 DOWNTO 0); --各段数据输出 en : OUT std_logic_vector(7 DOWNTO 0)); --COM使能输出 END seg70; ARCHITECTURE arch OF seg70 IS signal cnt_scan : std_logic_vector(15 downto 0 ); --计数器分频用 signal data4 : std_logic_vector(2 downto 0); signal dataout_xhdl1 : std_logic_vector(7 downto 0); signal en_xhdl : std_logic_vector(7 downto 0); begin dataout<=dataout_xhdl1; en<=en_xhdl; process(clk,rst) begin if(rst='0')then cnt_scan<="0000000000000000"; elsif(clk'event and clk='1')then cnt_scan<=cnt_scan+1; --计数器累加 end if; end process; process(cnt_scan(15 downto 13)) --计数器分频 begin case cnt_scan(15 downto 13) is --这里有8种状态，一个状态的时间间隔是一样的。 when"000"=> en_xhdl<="11111110"; --每一次轮流选择一排点阵灯 when"001"=> en_xhdl<="11111101"; when"010"=> en_xhdl<="11111011"; when"011"=> en_xhdl<="11110111"; when"100"=> en_xhdl<="11101111"; when"101"=> en_xhdl<="11011111"; when"110"=> en_xhdl<="10111111"; when"111"=> en_xhdl<="01111111"; when others=> en_xhdl<="11111110"; end case; end process; process(en_xhdl) begin case en_xhdl is --每一选择一排灯，同时还要给点阵的数据端口送数据 when "11111110"=> data4<="000"; when "11111101"=> data4<="001"; when "11111011"=> data4<="010"; when "11110111"=> data4<="011"; when "11101111"=> data4<="100"; when "11011111"=> data4<="101"; when "10111111"=> data4<="110"; when "01111111"=> data4<="111"; when others => data4<="111"; end case; end process; process(data4) begin case data4 is --给点阵的数据端口送数据 --点阵数据口对应的管脚为1时，那个点不会亮。 --当点阵数据口对应的管脚为0时，那个点会亮。 --下面是一个汉字“正”的点阵码，就是利用点阵的亮和不亮形成对比显示出来的。 WHEN "000" => dataout_xhdl1 <= "11111111"; --第一行 WHEN "001" => dataout_xhdl1 <= "00000000"; WHEN "010" => dataout_xhdl1 <= "11101011"; WHEN "011" => dataout_xhdl1 <= "10001011"; WHEN "100" => dataout_xhdl1 <= "11101011"; WHEN "101" => dataout_xhdl1 <= "11101111"; WHEN "110" => dataout_xhdl1 <= "10000001"; WHEN "111" => dataout_xhdl1 <= "11111111"; --第八行 WHEN OTHERS => dataout_xhdl1 <= "00000011"; END CASE; END PROCESS; end arch; 8*8 LED显示正字 你根据这个来改成0-F显示啊，程序看懂就行。再加个状态机，就可以顺序循环显示了
74不是FPGA，概念不同。