verilog控制亮灯的问题~急求解 , 在fpga上怎么写一个20个led灯闪烁的程序

1: begin numa<=ayellow; LAMPA<=4; counta<=2; end // count=1 黄灯亮（LAMPA[2]=1），点亮5秒（ayellow <=8'd5），5秒后转到下一状态，黄灯灭，左转灯亮（counta<=2）2: begin numa<=aleft;

你这个I2C时钟应该不是一直存在的吧？这样的话，你的初始化值都达不到预想的效果哦，因为有I2C_CLK的时候就不可能有reset了 这样试试：一直按着manual_reset，然后随便输入一个数，接下来再松开manual_reset，再做你想做的

按键低电平有效，led灯低电平时亮。按键按下亮，松开灭。程序较简单，为组合逻辑电路，没有按键防抖功能。\x0d\x0amodule led(led,key);\x0d\x0a \x0d\x0ainput key;\x0d\x0aoutput led;\x0d\x0are

将第二级输出的信号=0和第三级信号=1作为判断条件（信号下降沿到来），之后用计数器计数，根据你的时钟频率了，呵呵，然后每记到0.5s就点亮一次，

verilog控制亮灯的问题~急求解

buffer<=buffer+1'b1;这是一个阻塞式语句 一般用于时序逻辑中 有一个时钟的延时 该句等效于C语言的 buffer++；

output clk;output n_reset;output [7:0] led;reg clk;reg n_reset;led_ctrl led_inst(clk,n_reset,led);initial begin n_reset = 1'b1;20 n_reset = 1'b0;60 n_reset = 1'b1;en

首先应置彩灯的初始状态为QB0=1，即左边第一盏灯亮；接着灯从左到右以0.5s的速度依次点亮，即要求字节QB0中的“1”用循环左移位指令每0.5s移动一位，因此须在ROL-B指令的EN端接一个0.5s的移位脉冲（可用定时器

always @ (posedge clk or negedge rst_n) begin if (rst_n == 1'b0)intv <= 2'b0;else intv <= intv[1:0] + 2'b01; // 假设输入时钟的周期是0.25s的做法 end always @ (posedge clk or negedge

module ledcon(clk,rst,led);input clk,rst;output [3:0] led; //高电平有效 reg [3:0] led_r; //led控制寄存器 reg [19:0] cnt; //计数器 always @(posedge clk or negedge rst)if(!rst)cnt<=2

而计数器的工作是通过外接时钟脉冲CP的作用下,秒的个位加法计数器开始记数,通过译码器和数码显示管显示数字即计数器。当经过10个脉冲信号后,秒个位计数器完成一次循环,秒十位计数器的CP与秒个位计数器的CP同步,秒个位计数器的Qcc使得

light=3'b111;//LED灯全部点亮时，重新熄灭再准备下次循环 else light =light>>1;//LED灯右移 end else begin if

求Verilog语言编写的循环彩灯控制器

buffer<=buffer+1'b1;这是一个阻塞式语句 一般用于时序逻辑中 有一个时钟的延时 该句等效于C语言的 buffer++；

always @(posedge clk_6MHz) //6MHz时钟上升沿激发有效；begin if(carry) divider=origin; // carry =1则divider复位到origin的值；else divider=divider+1; // 否则divider递增 end always @(posedge carry)

整个程序总体的意思是：将一个输入为50HZ的时钟分频得到一个1HZ的时钟，然后通过这个1HZ时钟驱动两个计数器计算，将计数的值用两个七段数码管显示出来，每秒钟计数变化一次。module kk(output [6:0]HEX0,output [6:0]HEX

这段代码里，always 语句里面实现以下功能; 判断以下Din的上升沿，若是上升沿，那么将cnt_now的值给cnt_form,同时cnt_now清零。这句主要是cnt_form就是相邻两个DO上升沿之间的时钟周期吧。

// 8位亮度寄存器减一，即亮度降一个级别 led1<=~led1; // 同时，led1寄存器位的值翻转一次 end //PWM频率:clk从0计到17'h1FFFF为一个周期 always@(sys_clk)if(count[16:0] < {light,9'b0}) //

有一段程序不懂,求详解啊!verilog的

用verilog编写LED循环显示控制电路(数字电子技术) 分不是问题 一、设计任务及原理:LED循环显示控制电路就是对于一组LED(16个),通过不同的工作模式可按照一定的规律来点亮或者熄灭。所要求的循环显示控制电路共分4个节拍,四个节拍按

就是把led_bit字节的最低位截取下来，然后把第7位到第1位依次次移到第6位和第0位的位置，在加上刚才截取的最低位（第0位）移到最高位(第7位）。比如现在：let_bit=11011110,这里led_bit[0]=0,led_bit[7:1]=

这个一个很简单的用verilog实现的四个LED轮流闪的程序。实现的原理是将输入的高频时钟clk做2500000分频，分成肉眼能识别的频率，然后驱动四个LED灯依次闪灯。代码输入输出好几个管脚都么有使用，建议去掉。有其他问题随时提问，

// 8位亮度寄存器减一，即亮度降一个级别 led1<=~led1; // 同时，led1寄存器位的值翻转一次 end //PWM频率:clk从0计到17'h1FFFF为一个周期 always@(sys_clk)if(count[16:0] < {light,9'b0}) //

buffer<=buffer+1'b1;这是一个阻塞式语句 一般用于时序逻辑中 有一个时钟的延时 该句等效于C语言的 buffer++；

Verilog 编写的LED 程序,求高手详细解释一下,我是新手

用状态机。。把要显示的灯的编码，作为状态的输出。在做个计数器。如；4个状态。s0,s1,s2,s3每个状态对应LED灯的编码0001.0010.0100,1000.根据计数，让机器，不断重复这四个状态

加个复位试试，这样写 module div8(clk,rst,clkout);input clk,rst;output clkout;reg [2:0]cnt always@(posedge clk, negedge rst)if(!rst) cnt<=3'd0;else cnt<=cnt+3'd1;assign clkout=cnt[2];endmodule

你的第一个程序，下面一个if并没有在敏感列表的clk下。其实相当于2个进程：process（clk）begin if(rising_edge(clk)) then count<=count+'1';end if;end process;process if(count(30)='1') then led<=num;co

上图程序，最后是“长灭”。如果想要“常亮”，就在 SJMP $ 前，插入一行：MOV　P2，#0 即可。

else if (counter==delay)begin ledreg[4]<=1'b0;ledreg[5]<=ledreg[4];

begin // 顺序语句，到end止 if(buffer==26'd50000000) //判别buffer中的数值为25000000时，//做输出处理 begin led<=~led; // led反转一次。buffer<=0;end else begin buffer<=buffer+1; // 计数器buffer按位

在fpga上怎么写一个20个led灯闪烁的程序

output reg ctrl[2:0]);reg button_dly;wire button_vld;always@(posedge clk)button_dly <= button;assign button_vld = button & ~button_dly;always@(posedge clk)if(button_vld )case (ctrl)3'b001:ctrl<=3'

assign LED5 = ~led_set[4];endmodule因为硬件平台不一样，需要你自己根据使用的硬件平台来更改代码。

该句等效于C语言的 buffer++；

//加计数器计数值在一个数码管上显示，k2(en)为低电平时停止加数,//k1(rst)为低电平时清0 显示的数在0-9之间 //2010-5-23 16:14:07 module shu_jingjia_10(clk,wei,shu,rst,en,led);input clk,rst,en;

用verilog编写LED循环显示控制电路(数字电子技术) 分不是问题....

module clk_div(clk,out1,out2); input clk; output out1,out2; reg out1,out2; reg [31:0]cnt1,cnt2; always @(posedge clk)begin//50MHz分频计数 if(cnt1<32'd24999999) cnt1 <=cnt1 + 32'd1; else cnt1 <=32'd0; end always @(posedge clk)//分频后的半周期反转 if(cnt1 == 0) out1<=~out1; always @(posedge clk)begin//5MHz分频计数 if(cnt2<32'd4999999) cnt2 <=cnt2 + 32'd1; else cnt2 <=32'd0; end always @(posedge clk)//20%占空比 if(cnt2 == 32'd999999) out2<=0; else if(cnt2 == 32'd4999999) out2<=1; endmodule
always@(posedge clk1s or negedge rstn_i) //时钟1s begin if(!rstn_i)begin cnt100 <= 7'd0; end else begin cnt100 <= （cnt_en && ~|cnt)? 7'd99 : // cnt_en为倒计时开始标志 ~|cnt? 7'd0 : cnt - 1'b1; //倒计时到0 自动停止 end end wire [3:0] cnt10 = (cnt100 <= 9)? cnt100[3:0] 　:　4'b0 ; //10s 倒计时
always@(posedge clk) begin // 顺序语句，到end止 if(buffer==26'd50000000) //判别buffer中的数值为25000000时， //做输出处理 begin led<=~led; // led反转一次。 buffer<=0; end else begin buffer<=buffer+1; // 计数器buffer按位加1 end end 原先你的buffer赋值，优先级我认为是有问题的？
请问你，什么叫做if(STATUS==1'd3)，1位的数据你还能等于3呢？还有你的时钟那么快，你把什么信号赋给蜂鸣器了？如果是buffer，那么肯定响个不停
第一个程序：clk1输出占空比为50%，当count=000~011（0到3）的时候，clk1=count[2]=0;当count=100~111（4~7）的时候，clk1=count[2]=1;count从0~7循环，即完成8分频 第二个程序：clk2输出占空比为50%，当count=00000~01111（0~15）的时候，clk1=count[2]=0;当count=10000~11111（16~31）的时候，clk1=count[2]=1;count从0~31循环即完成32分频
这个一个很简单的用verilog实现的四个LED轮流闪的程序。 实现的原理是将输入的高频时钟clk做2500000分频，分成肉眼能识别的频率，然后驱动四个LED灯依次闪灯。 代码输入输出好几个管脚都么有使用，建议去掉。有其他问题随时提问，欢迎采纳。
if( A[3:0]>4b'0101 )这句错了 4b'0101应为4'b0101 ‘写在4后面，b前面

没有什么要求的话,用类似PWM的形式就行了嘛 用脉冲多少和占空比来进行由多到少--->少到多的过程 __|``|__|```|__|````|__|```````|___|````|__|```|__|`|___ 然后时间上自己慢慢掌握调试就能实现！！！！
这个没时间给你弄！找个有时间比较闲的人给你弄，或者花点钱！